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Co-conception HW/SW pour l'apprentissage incrémental sur puce

Défi technologique : Data intelligence dont Intelligence Artificielle (en savoir +)

Département : Département Systèmes et Circuits Intégrés Numériques (LIST)

Laboratoire : Laboratoire Intelligence Intégrée Multi-capteurs

Date de début : 01-09-2022

Localisation : Grenoble

Code CEA : SL-DRT-22-0377

Contact :

Les algorithmes d'apprentissage profond actuels souffrent, d'une part d'oubli catastrophique empêchant un apprentissage incrémental, et d'autre part lors de leur implémentation sur silicium, limitant les applications embarquées/edge. Ce sujet de thèse propose d'explorer les algorithmes d'apprentissage incrémental sur des séries temporelles, en s'inspirant des algorithmes bio-inspiré existants au laboratoire sur des bases de données image, et de les co-optimiser pour un portage sur matériel frugal en énergie existant et/ou à définir. En effet, la mise en place d'apprentissage incrémental prendra tout son sens lorsque l'environnement sera changeant et donc particulièrement avec des données dynamiques. Il faudra garder en tête l'objectif d'avoir l'exécution la plus efficace possible en énergie sur cible matérielle. Il s'agira ensuite d'évaluer la performance de ces algorithmes sur les plateformes matérielles existantes au sein du CEA/List et/ou sur de nouvelles architectures de calcul en rupture à imaginer. Pour cela, des questions de partitionnement des algorithmes sur CPU local et/ou sur la partie accélérateur, de quantification des données et opérateurs, de bande passante mémoire sur la puce et hors de la puce,? seront à adresser. Cette thèse pourra aller jusqu'à évaluer les avantages que pourraient avoir l'utilisation de technologie avancées (mémoire non volatile, 3D?). L'objectif final sera d'obtenir des performances réduites d'un facteur dix à cent par rapport à l'état de l'art.

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