Ingénieur chercheur en conception RF pour interface de communication puce-à-puce H/F

Candidater

Ce poste d’Ingénieur-chercheur en conception de circuits intégrés RF a pour objectif de développer une interface de communication puce-à-puce connectées par interposer. Les enjeux d’une telle interface sont de permettre la désagrégation des systèmes sur puce, afin d’optimiser les rendements et les coûts dans les technologies avancées, en assurant une communication faible énergie / forte bande passante entre puces. En vous appuyant sur nos experts en architecture de circuits intégrés, en conception de circuits numériques et de circuits analogiques/RF vous aurez en charge la conception et la simulation de blocs de base et la préfiguration du système global. Vous participerez aussi à la vérification mixte analogique/numérique d’un lien de communication complet. Vous serez également impliqués dans la planification et la conduite des tests des circuits. Au sein d’équipes projet travaillant au développement de nouvelles architectures d'émetteur-récepteur RF/mmW pour des applications 5G et au-delà, et d’équipes travaillant à la conception d’architectures 3D, le candidat participera à l’analyse, la conception, la simulation, l’implémentation et la caractérisation d’une IP d’interfaçage rapide entre puces sur interposer, avec les missions suivantes : Participation à l’étude d’architecture de l’interfaces de communication (RX et TX) et à la spécification de chaque sous fonction. Analyse comparative des solutions de l’état de l’art international A l’aide de simulations électromagnétiques, élaboration d’un modèle des lignes d’interconnections entre puces. Vous pourrez vous appuyer sur des experts en simulation 2.5D ou 3D pour cette tâche.  Conception des différents blocs : Accompagné par nos experts en design et layout, cette étape consistera à concevoir et optimiser les différents blocs identifiés dans l’étude (technologie GlobalFoundries 22FDX) Réalisation, interprétation, synthèse et présentation de résultats de simulation au niveau sous-fonction et au niveau top (simulation mixte) Spécification de l’environnement de test et participation au test Ecritures de rapport (conception, test…) Le travail se fera au sein d’une équipe projet d’ingénieurs-chercheurs CEA repartie entre le LIST et le LETI, à Grenoble. Les profils et compétences des collègues étant variés, il sera essentiel de faire preuve d’ouverture d’esprit et d’initiatives pour aller chercher l’innovation dans la complémentarité des ressources allouées aux projets.

Le laboratoire LAIR, du département LETI/DSYS, développe des systèmes sur puce (SoC) en technologies CMOS avancées : 130 nm, 65 nm (bulk et PD-SOI), 55nm BiCMOS, 45 nm (PD-SOI), 40 nm, 28 nm (notamment FD-SOI) et 22 nm, à très forte complexité pour des partenaires industriels du domaine des télécommunications, aussi bien des grands groupes, que des PME et start-up. Le laboratoire LSTA, du département LIST/DSCIN, a pour mission d'étudier, concevoir et implémenter des architectures multi-cœurs et des accélérateurs haute performance. Il exploite pour cela les dernières technologies avancées disponibles : CMOS jusqu'au nœud 7nm, intégration 2.5D/3D, mémoires non-volatiles. Les domaines applicatifs sont ceux du calcul haute performance (HPC – High Performance Computing), de l'intelligence artificielle (IA) et du quantique (contrôle numérique de circuits quantiques CMOS).

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